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dc.contributor.advisorRaygoza Panduro, Juan José
dc.contributor.advisorOrtega Cisneros, Susana
dc.contributor.authorCabrera Villaseñor, Héctor Jesús
dc.contributor.editorCUCEI
dc.contributor.editorUniversidad de Guadalajara
dc.contributor.otherMAESTRIA EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION
dc.date.accessioned2020-01-19T19:23:45Z-
dc.date.available2020-01-19T19:23:45Z-
dc.date.issued2012-11-25
dc.identifier.urihttps://wdg.biblio.udg.mx
dc.identifier.urihttps://hdl.handle.net/20.500.12104/80425-
dc.description.abstractLa posibilidad de manufactura de sistemas digitales altamente complejos dentro de un circuito integrado ha provocado un cambio en el paradigma de diseño, creando metodologías como “Sistema en-Chip” que fomenta la descripción de unidades funcionales especializadas y parametrizables capaces de llevar a cabo una tarea compleja mediante su interconexión e interacción. El presente trabajo se enfoca en la exploración de la metodología de diseño emergente “Red en-Chip”, de manera específica la técnica de conmutación de circuitos, la cual enfatiza la importancia de la arquitectura de interconexión de bloques funcionales como factor determinante en el rendimiento global de un sistema digital. La tesis se encuentra estructurada de manera que presenta dentro de sus dos primeros capítulos una introducción a los conceptos básicos de la metodología “Red en-Chip” así como un estado del arte. Una vez establecido los fundamentos de esta metodología, se describe dentro del capítulo 3 el proceso de diseño de un conmutador de red a nivel RTL, validando cada uno de los bloques por medio de simulaciones funcionales. Para una caracterización del rendimiento erogado por los conmutadores así como una estimación del desempeño de la red, se diseñó un simulador en software capaz de imitar a nivel de ciclos de reloj el comportamiento de una red en-Chip formada por instancias del módulo descrito anteriormente. El simulador fue desarrollado con un paradigma de programación orientado a objetos, permitiendo una aplicación flexible capaz de imitar diferentes escenarios de red a petición del usuario. El capítulo 4 describe a detalle la arquitectura del simulador así como el comportamiento de las interfaces de red desarrolladas para este trabajo de investigación. Como resultado y conclusión de este trabajo se presentan las ocupaciones de diversas implementaciones del conmutador de red dentro de un dispositivo Xilinx Virtex 4, siendo un costo de 112 Slices el más bajo obtenido. Para la descripción de un perfil de rendimiento de la red descrita, se proporcionaron diferentes escenarios al simulador. De los resultados obtenidos destaca un rendimiento máximo aproximado al 50% bajo un escenario específico, así como una latencia máxima de 300 ciclos de reloj. Una descripción más detallada de estos resultados y conclusiones se encuentran en los capítulos 5 y 6.
dc.description.tableofcontents1 Redes en-Chip: Una introducción .......................................................................................................... 1 1.1. Concepto de Sistema en-Chip ................................................................................................... 1 1.2. Medios tradicionales de Interconexión ..................................................................................... 3 1.3. Redes en-Chip: Concepto, oportunidades y desafíos ................................................................. 6 1.3.1. Oportunidades y desafíos en NoCs .................................................................................. 12 1.4. Características de las redes en-Chip ........................................................................................ 14 1.4.1. Empaquetado de información ......................................................................................... 15 1.4.2. Topología ........................................................................................................................ 17 1.4.3. Estrategias de conmutación ............................................................................................ 21 1.4.4. Estrategias de encaminamiento ...................................................................................... 26 1.4.5. Mecanismos de encaminamiento .................................................................................... 30 1.4.6. Estrategia de Control de flujo de datos............................................................................ 34 1.5. Conmutación de circuitos vs conmutación de paquetes .......................................................... 37 1.5.1. Servicios: conmutación de circuitos................................................................................. 38 1.5.2. Servicios: conmutación de paquetes ............................................................................... 40 1.6. Propuesta de red en-Chip ....................................................................................................... 41 1.6.1. Objetivos de la tesis ........................................................................................................ 44 2 Trabajo previo en estructuras de interconexión .................................................................................. 45 2.1. Estructuras de medio compartido ........................................................................................... 46 2.2. Redes en-Chip en FPGAs ......................................................................................................... 47 2.3. Trabajos relacionados ............................................................................................................ 58 3 Conmutador de red: Diseño y arquitectura ......................................................................................... 61 3.1. Visión general del conmutador ............................................................................................... 61 3.1.1. Puertos del conmutador ................................................................................................. 63 3.1.2. Constitución interna del conmutador .............................................................................. 66 3.2. Distribuidores ......................................................................................................................... 67 3.2.1. Distribuidor izquierdo/derecho ....................................................................................... 68 3.2.2. Distribuidor Diagonal ...................................................................................................... 70 3.2.3. Distribuidor de elemento de procesamiento ................................................................... 73 3.3. Asignadores ............................................................................................................................ 76 3.3.1. Asignador de puerto diagonal ......................................................................................... 80 3.4. Lógica de transporte ............................................................................................................... 81 3.5. Arquitectura del conmutador ................................................................................................. 83 4 Simulador de red: Diseño e implementación ....................................................................................... 87 4.1. Fundamentos para simuladores de redes en chip ................................................................... 87 4.1.1. Detalle de descripción ..................................................................................................... 88 4.1.2. Cargas de trabajo ............................................................................................................ 90 4.2. Diseño del simulador de red ................................................................................................... 92 4.2.1. Modelado de la clase conmutador .................................................................................. 94 4.2.2. Modelado de la clase generador ....................................................................................100 4.2.3. Modelado de la clase red ...............................................................................................104 4.3. Funcionamiento general del simulador ..................................................................................107 5 Resultados .........................................................................................................................................111 5.1. Implementación en hardware ................................................................................................111 5.1.1. Conmutador – 8 líneas de transmisión de datos .............................................................114 5.1.2. Conmutador –16 líneas de transmisión de datos ............................................................114 5.1.3. Conmutador –32 líneas de transmisión de datos ............................................................115 5.1.4. Conmutador –64 líneas de transmisión de datos ............................................................116 5.1.5. Síntesis de módulos internos del conmutador ................................................................116 5.2. Simulación en Software .........................................................................................................118 5.2.1. Reporte de simulación ...................................................................................................123 6 Conclusiones ......................................................................................................................................127 6.1. Trabajo futuro .......................................................................................................................130 Referencias ...........................................................................................................................................131 Apéndice A - Reportes de Simulación ....................................................................................................139 8.1. Reporte de simulación – 1 .....................................................................................................139 8.2. Reporte de simulación – 2 .....................................................................................................143 8.3. Reporte de simulación – 3 .....................................................................................................147
dc.formatapplication/PDF
dc.language.isoes
dc.publisherBiblioteca Digital wdg.biblio
dc.publisherUniversidad de Guadalajara
dc.rights.urihttps://www.riudg.udg.mx/info/politicas.jsp
dc.subjectCircuitos
dc.subjectChip
dc.subjectRedes
dc.subjectFpgas
dc.titleConmutación de circuitos para la interconexión de bloques propietarios implementados en FPGAs
dc.typeMaestria
dc.typeTesis
dc.rights.holderUniversidad de Guadalajara
dc.rights.holderCabrera Villaseñor, Héctor Jesús
dc.coverageGUADALAJARA, JALISCO
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